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  • 法律状态
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    • 专利摘要:
    一種導線架封裝結構，該導線架封裝結構包含有：至少一承載座，用來承載一晶片；以及至少一導線架，包含電性連接一印刷電路板的一第一端、電性連接該晶片的一第二端，以及連接該第一端與該第二端的一導線部；其中，該導線部的高度低於該第一端與該第二端的高度。
    公开号:TW201324721A
    申请号:TW100146151
    申请日:2011-12-14
    公开日:2013-06-16
    发明作者:Yu-Chang Pai
    申请人:Novatek Microelectronics Corp；
    IPC主号:H01L23-00
    专利说明:
    導線架封裝結構
    本發明係關於一種導線架封裝結構，尤指一種具低電磁及低串訊干擾的導線架封裝結構。
    積體電路(integrated circuit，IC)封裝可依據晶片的承載材料，分成導線架封裝(lead frame package)、硬式塑膠載板封裝(laminate substrate package)、軟性載板封裝(tape package)，以及陶瓷基板封裝(ceramic package)。其中，導線架封裝具備低成本及低速訊號傳輸要求等特徵(即不適用於高速訊號傳輸介面，如DDR3-1333Mbps，HDMI或USB3)。
    請參考第1圖、第2圖及第3圖，第1圖為習知導線架封裝結構10的外觀示意圖、第2圖為習知導線架封裝結構10的俯視圖，以及第3圖為習知導線架封裝結構10的構造圖。如第1、2圖所示，導線架封裝結構10包含多個導線架100及晶片11。導線架100包含有外接腳102、內接腳104及導線部106。其中，外接腳102電性連接印刷電路板(未示於圖中)、內接腳104透過焊線接合方式(如第2圖所示的金線103)電性連接晶片11，以及導線部106連接於內接腳102與外接腳104之間。如第3圖所示，導線架封裝結構10另包含有用來承載晶片11的承載座12，以及用來包覆導線架100與晶片11的封裝膠體(molding)13。
    由上述可知，導線架封裝結構10非多層板架構(multi-layer)，因此未具有像印刷電路板上的參考接地面(reference ground plane)設計，因而具有阻抗控制困難、串訊干擾(crosstalk)問題，以及配電網路(power distribution network，PDN)之高迴圈電感值(loop inductance)等缺失。為解決上述缺失，在習知技術中，導線架封裝結構10在每一個導線架100之間設有一接地線，但此方式會減少導線架100的設置數量，因而造成訊號輸出(pin out)的數量減少。
    因此，本發明之主要目的在於提供一種導線架結構，藉以解決上述問題。
    本發明揭露一種導線架封裝結構，該導線架封裝結構包含有：至少一承載座，用來承載一晶片；以及至少一導線架，包含電性連接一印刷電路板的一第一端、電性連接該晶片的一第二端，以及連接該第一端與該第二端的一導線部；其中，該導線部的高度低於該第一端與該第二端的高度。
    請參考第4圖，第4圖為本發明實施例一導線架封裝結構40的示意圖。導線架封裝結構40包含導線架400、晶片41、承載座42及封裝膠體43。導線架400包含有外接腳402、內接腳404及導線部406。其中，外接腳402電性連接印刷電路板(未示於圖中)、內接腳404透過金線403電性連接晶片41，以及導線部406電性連接內接腳402與外接腳404。承載座42用來承載晶片41。封裝膠體43用來包覆導線架400與晶片41。在此實施例中，外接腳402可為鷗翼型(Gull-Wing)接腳。
    值得注意的是，本發明實施例的導線部406高度需低於外接腳402及內接腳404的高度，以形成下凹形狀的導線部406。請同時比較第3圖及第4圖，可清楚看出本發明實施例之導線部406，相較於習知之導線部106係呈向下凹陷的形狀。另請參考第5圖，第5圖為本發明實施例之導線架封裝結構40設置於印刷電路板的示意圖。由第5圖可知，當導線架封裝結構40設置於印刷電路板時，導線部406相較於習知之導線部106，更貼近印刷電路板上的接地面50，因此，訊號在導線部406上流動而形成的電流迴圈(current loop)CL會集中在導線部406的下方流動，藉以降低串訊干擾(crosstalk)。此外，由於導線部406較貼近印刷電路板的接地面50，導線部406產生的電場範圍亦較集中於導線部406與接地面50之間，因此可減少對周圍導線架400的影響，並降低電磁干擾。簡單來說，本發明實施例之導線架封裝結構40係利用印刷電路板的接地面50作為導線架400的接地，藉以降低訊號及電磁干擾。
    請參考第6圖、第7圖、第8圖及第9圖，第6圖為本發明實施例一訊號輸入損失(Insertion Loss)的示意圖，第7圖為本發明實施例一訊號反射損失(Return Loss)的示意圖，第8圖為本發明實施例一遠端串訊(Far-End Crosstalk)的示意圖，以及第9圖為本發明實施例近端串訊(Near-End Crosstalk)的示意圖。在第6圖中，假設訊號是從導線架400的第一端Port 1傳輸至第二端Port 2。如第6圖所示，相較於習知導線架100的結構，本發明實施例之導線架400的訊號輸入損失略低於習知導線架100的訊號輸入損失。在第7圖中，相較於習知導線架100的結構，本發明實施例之導線架400於第一端Port 1的訊號反射損失亦低於習知導線架100的訊號反射損失。舉例來說，在頻率3000MHz下，導線架400的訊號反射損失率約降低6dB。此外，在第8圖中，假設訊號是從導線架400的第一端Port 1傳輸至第二端Port 2。在導線架封裝結構40中最鄰近導線架400的另一導線架400會受到串訊干擾；在另一導線架400中，鄰近導線架400的第一端Port 1的第三端Port 3在串訊現象中稱為近端，而離第一端Port 1較遠的第四端Port 4在串訊現象中稱為遠端。如第8圖所示，相較於習知導線架100的結構，本發明實施例之導線架400於遠端的串訊干擾低於習知導線架100的遠端串訊干擾。舉例來說，在頻率1500MHz下，遠端串訊干擾約降低10dB。另外，在第9圖中，本發明實施例之導線架400於近端的串訊干擾亦低於習知導線架100。舉例來說，在頻率1500MHz下，近端串訊干擾約降低3dB。
    由上述可知，相較於習知之導線架100的導線部106為水平連接內接腳104與外接腳102，因而無法設置貼近印刷電路的接地面，造成串訊及電磁干擾等問題，本發明實施例之導線架400的導線部406為下凹形狀連接內接腳104及外接腳102，使導線架400能設置貼近接地面，進而有效降低串訊及電磁干擾等問題。值得注意的是，在封裝結構的外觀上，本發明實施例的導線架封裝結構40與習知的導線架封裝結構的外觀可相同，且不需改變目前導線架的製作模具，因此能節省製作成本。舉例來說，在製作出導線架100後，可對導線部106進行沖壓，以形成向下凹折之導線部406。
    綜上所述，本發明提出一種新的導線架封裝結構，相較於傳統的導線架結構，本發明實施例之導線架被壓低貼近印刷電路板的接地面，因此能有效降低迴圈電感值，以減少串訊、電磁干擾等問題。
    以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
    10、40．．．導線架封裝結構
    100、400．．．導線架
    11、41．．．晶片
    12、42．．．承載座
    13、43．．．封裝膠體
    102、402．．．外接腳
    104、404．．．內接腳
    106、406．．．導線部
    103、403．．．金線
    50．．．接地面
    Port1．．．第一端
    Port2．．．第二端
    Port3．．．第三端
    Port4．．．第四端
    CL．．．電流迴圈
    第1圖為習知一導線架封裝結構的外觀圖。
    第2圖為習知一導線架封裝結構的俯視圖。
    第3圖為習知一導線架封裝結構的構造圖。
    第4圖為本發明實施例一導線架封裝結構的示意圖。
    第5圖為本發明實施例一導線架封裝結構設置於印刷電路板的示意圖。
    第6圖為本發明實施例一訊號輸入損失的示意圖。
    第7圖為本發明實施例一訊號反射損失的示意圖。
    第8圖為本發明實施例一遠端串訊干擾的示意圖。
    第9圖為本發明實施例一近端串訊干擾的示意圖。
    40．．．導線架封裝結構
    400．．．導線架
    41．．．晶片
    42．．．承載座
    43．．．封裝膠體
    402．．．外接腳
    403．．．金線
    404．．．內接腳
    406．．．導線部
    权利要求:
    Claims (4)
    [1] 一種導線架封裝結構，該導線架封裝結構包含有：至少一承載座，用來承載一晶片；以及至少一導線架，包含電性連接一印刷電路板的一第一端、電性連接該晶片的一第二端，以及連接該第一端與該第二端的一導線部；其中，該導線部的高度低於該第一端與該第二端的高度。
    [2] 如請求項1所述之導線架封裝結構，其中該導線部係透過一沖壓方式來形成高度低於該第一端與該第二端的高度。
    [3] 如請求項1所述之導線架封裝結構，其中該第一端為一鷗翼型接腳。
    [4] 如請求項1所述之導線架封裝結構，其中該第二端透過一焊線接合方式電性連接該晶片。
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